三个问题：
1 什么是时钟信号的Jitter和Skew？
2 Jitter和Skew对高速电路设计有何不利影响？
3 举例说明一些减小Jitter和Skew的方法？
1什么是时钟信号的Jitter和Skew？
（1）时钟偏移(Skew)
这指同样的时钟产生的多个子时钟信号之间的延时差异。它表现的形式是多种多样的，既包含了时钟驱动器的多个输出之间的偏移，也包含了由于PCB走线误差造成的接收端和驱动端时钟信号之间的偏移。也可以说是一个时钟源到达两个不同寄存器时钟端的时间偏移。
（2）时钟抖动(Jitter)
指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。如下图所示：Jitter=T2 - T1 ；
简言之，skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定。
2 Jitter和Skew对高速电路设计有何不利影响？
Jitter和Skew会影响系统的定时精度，以及定时容限，如clock skew过大，会导致出现时序违规。
3 举例说明一些减小Jitter和Skew的方法？
减小Jitte方法：控制系统温度变化（采用温度补偿）、减少机械振动、减少电源、地等对时钟系统的影响，选用好的时钟源
减小Skew方法：使用低输出阻抗的时钟驱动，采用spide网络，如果驱动能力不够可用同型号电源并联、采用树形结构、低阻抗时钟分布线、远程匹配多驱动。
使用DCM消除时钟Skew
DCM(Digital Clock Management)内部是DLL(Delay Lock Loop(?)结构,对时钟偏移量的调节是通过长的延时线形成的。DCM一般和BUFG配合使用,要加上BUFG,应该是为了增强时钟的驱动能力。（/d/665866.html讲了使用DCM消除时钟Skew）
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